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mjh-design/Sram-controller-design-based-on-AHB-bus

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基于mc生成sram的经典AHB-SRAM设计

基于 AHB 的 sram 设计框架图显示如下:

ahb_sramc_control

AHB总线传输协议之没有等待状态的单个读写操作:

没有等待状态的单个传输

AHB总线传输协议之有等待状态的单个读写操作:

插入等待状态的单个读写操作

AHB总线传输协议之连续读写操作:

连续读写操作

hsize控制读写数据位宽与数据深度(默认位宽为32bit，深度为2^14)

绘图5

当hsize为2'b00时，数据位宽为8bit，数据深度为2^16

fbc7243cd8f6d3286070628d774b1c8

当hsize为2'b01时，数据位宽为16bit，数据深度为2^15

979e27f5082deef4e8b00e63921ec6f

当hsize为2'b10时，数据位宽为32bit，数据深度为2^14

cdca3ff32af45260c13a686fb47f368

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ip sram ahb

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